 DSP Design Flow |
|
班.級(jí).規(guī).模.及.環(huán).境 |
|
為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限5人，多余人員安排到下一期進(jìn)行。 |
|
上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：深圳大學(xué)成教院/ 電影大廈(地鐵一號(hào)線大劇院站)【北京分部】：福鑫大樓/北京中山學(xué)院 【武漢分部】：佳源大廈（高新二路） 【南京分部】：金港大廈(和燕路)
【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道）
最近開課時(shí)間(連續(xù)班/周末班/晚班）：DSP Design Flow：2025年12月15日..以質(zhì)量贏得尊重節(jié)假日班火熱報(bào)名中.....實(shí)戰(zhàn)培訓(xùn)......直播、現(xiàn)場培訓(xùn)皆可....用心服務(wù)..............--即將開課----即將開課，請(qǐng)咨詢客服。 |
|
學(xué)時(shí) |
◆課時(shí)： 共6天,36學(xué)時(shí)
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)資格證書，提升您的職業(yè)資質(zhì)
作為最早專注于嵌入式培訓(xùn)的專業(yè)機(jī)構(gòu)，曙海嵌入式學(xué)院提供的證書得到本行業(yè)的廣泛認(rèn)
可，學(xué)員的能力得到大家的認(rèn)同。
☆合格學(xué)員免費(fèi)推薦工作
★實(shí)驗(yàn)設(shè)備請(qǐng)點(diǎn)擊這兒查看★ |
|
.最.新.優(yōu).惠. |
|
◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。 |
|
.質(zhì).量.保.障. |
|
1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后,培訓(xùn)老師留給學(xué)員手機(jī)和Email,免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 ☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)。專注高端培訓(xùn)13年，曙海提供的證書得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。 |
DSP Design Flow
|
 課程介紹 |
DSP 設(shè)計(jì)流程課程提供了您所需的高級(jí)工具和專門技術(shù)，以開發(fā)更先進(jìn)的低成本DSP 設(shè)計(jì)。這個(gè)中級(jí)課程講解了DSP 功能的實(shí)現(xiàn)，側(cè)重于講授如何使用SystemGenerator for DSP，以及HDL 設(shè)計(jì)流程，CORE Generator™軟件，設(shè)計(jì)實(shí)現(xiàn)工具，以及基于Modelsim 的HDL 協(xié)同驗(yàn)證與基于Simulink 與JTAG 的軟硬件算法協(xié)同驗(yàn)證，您將親自體驗(yàn)采用從設(shè)計(jì)算法概念到硬件驗(yàn)證，利用Xilinx FPGA 的功能來實(shí)現(xiàn)設(shè)計(jì)的整個(gè)過程。 |
| 必備條件 |
?? 具備 VHDL 或Verilog 方面的基礎(chǔ)知識(shí)
?? 至少具備 6 個(gè)月的使用Xilinx 工具和FPGA 的設(shè)計(jì)經(jīng)驗(yàn)
?? MATLAB/Simulink 和Xilinx FPGA 的基礎(chǔ)知識(shí)
?? 數(shù)字信號(hào)處理理論在如 FIR 濾波器，混頻器以及FFT 變換算法等基本知識(shí) |
| 課程概要 |
?? 如何在設(shè)計(jì)過程中對(duì)算法的時(shí)間代價(jià)與硬件資源代價(jià)進(jìn)行折衷考慮
?? 了解在 Simulink 環(huán)境中，算法如何影響FPGA 的硬件資源代價(jià)
?? 了解三種流程的優(yōu)、缺點(diǎn)(HDL, CORE Generator, System Generator)
?? 用 System Generator 從始至終實(shí)現(xiàn)一個(gè)設(shè)計(jì)
?? HDL 協(xié)同驗(yàn)證與硬件協(xié)同驗(yàn)證 |
| 實(shí)驗(yàn)介紹 |
實(shí)驗(yàn)1． 用VHDL 創(chuàng)建12 x 8 MAC
實(shí)驗(yàn)2． 用Xilinx CORE Generator 系統(tǒng)創(chuàng)建 12 x 8 MAC
實(shí)驗(yàn)3． 用Xilinx System Generator 創(chuàng)建12 x 8 MAC
實(shí)驗(yàn)4． 設(shè)計(jì)FIR 濾波器
實(shí)驗(yàn)5． 采用HDL 協(xié)同仿真及硬件協(xié)同仿真進(jìn)行MAC FIR 濾波器驗(yàn)證
實(shí)驗(yàn)6． 搭建DSP 控制系統(tǒng)
實(shí)驗(yàn)7． 設(shè)計(jì)MAC FIR
實(shí)驗(yàn)8． 采用PicoBlaze™微控制器進(jìn)行設(shè)計(jì)
實(shí)驗(yàn)9． 創(chuàng)建參數(shù)化設(shè)計(jì) |
|
課程表 聯(lián)系我 在線聊 報(bào)名 付款 我們 QQ聊 切換寬屏