 Design for Performance |
| 入.學(xué).要.求 |
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學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí)：
◆ 電路系統(tǒng)的基本概念。 |
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班.級(jí).規(guī).模.及.環(huán).境 |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限5人，多余人員安排到下一期進(jìn)行。 |
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上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：深圳大學(xué)成教院/ 電影大廈(地鐵一號(hào)線大劇院站)【北京分部】：福鑫大樓/北京中山學(xué)院 【武漢分部】：佳源大廈（高新二路） 【南京分部】：金港大廈(和燕路)
【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道）
最近開課時(shí)間(連續(xù)班/周末班/晚班）：Design for Performance：2025年12月15日..以質(zhì)量贏得尊重節(jié)假日班火熱報(bào)名中.....實(shí)戰(zhàn)培訓(xùn)......直播、現(xiàn)場培訓(xùn)皆可....用心服務(wù)..............--即將開課----即將開課，請(qǐng)咨詢客服。 |
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學(xué)時(shí) |
◆課時(shí)： 共6天,36學(xué)時(shí)
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)資格證書，提升您的職業(yè)資質(zhì)
作為最早專注于嵌入式培訓(xùn)的專業(yè)機(jī)構(gòu)，曙海嵌入式學(xué)院提供的證書得到本行業(yè)的廣泛認(rèn)
可，學(xué)員的能力得到大家的認(rèn)同。
☆合格學(xué)員免費(fèi)推薦工作
★實(shí)驗(yàn)設(shè)備請(qǐng)點(diǎn)擊這兒查看★ |
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.最.新.優(yōu).惠. |
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◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。 |
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.質(zhì).量.保.障. |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后,培訓(xùn)老師留給學(xué)員手機(jī)和Email,免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 ☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)。專注高端培訓(xùn)13年，曙海提供的證書得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。 |
Design for Performance
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| 課程介紹 |
參加DFP 設(shè)計(jì)課程將幫助您創(chuàng)建更多的高性能設(shè)計(jì)。這一課程將幫助您利用更小規(guī)模或更低速度級(jí)別的FPGA 中實(shí)現(xiàn)您的設(shè)計(jì)，進(jìn)而降低系統(tǒng)成本。通過掌握本課程中介紹的工具和設(shè)計(jì)方法及調(diào)試流程，您將能夠更快地創(chuàng)建您的設(shè)計(jì)、縮短開發(fā)調(diào)試時(shí)間，進(jìn)而降低開發(fā)成本。這一課程建立在 FPGA 設(shè)計(jì)基礎(chǔ)課程中所講述的原理之上，并包含6 個(gè)實(shí)驗(yàn)。 |
| 必備條件 |
?? 基本的 HDL 知識(shí)(VHDL 或Verilog)
?? 在 FPGA 設(shè)計(jì)原理課程中所教授的技能或系列器件架構(gòu)中的類似知識(shí)
?? 與軟件工具流程和全局時(shí)序約束相關(guān)的某些經(jīng)驗(yàn)?? 基本的 HDL 知識(shí)(VHDL 或Verilog)
?? 基本的 HDL 知識(shí)(VHDL 或Verilog)
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| 課程概要 |
?? 通過 Coding Style 有效控制HDL 代碼以及底層硬件的生成方式，在項(xiàng)目前期階段考慮對(duì)代碼對(duì)性
能的影響
?? 使用 CORE Generator 工具創(chuàng)建優(yōu)化的內(nèi)核
?? 通過優(yōu)化系統(tǒng)時(shí)鐘域的管理，提高系統(tǒng)的穩(wěn)定性及可靠性
?? 通過使用時(shí)序報(bào)告來分析設(shè)計(jì)性能，找出失敗的時(shí)序路徑，通過優(yōu)化代碼，加強(qiáng)全局或局部時(shí)序約
束，達(dá)到時(shí)序收斂，提升系統(tǒng)穩(wěn)定性
?? 同步設(shè)計(jì)技巧 |
| 實(shí)驗(yàn)介紹 |
實(shí)驗(yàn)1． 數(shù)字時(shí)鐘管理單元
調(diào)用 Coregen 定制DCM，將DCM 例化到HDL 設(shè)計(jì)中。
實(shí)驗(yàn)2． 綜合技術(shù)
體驗(yàn)不同的綜合選項(xiàng)并觀察結(jié)果。可為以下綜合工具提供三種此類實(shí)驗(yàn)：SynplicitySynplify Pro，
Precision RTL， 或 Xilinx XST 綜合工具。
實(shí)驗(yàn)3． CORE Generator System
創(chuàng)建一個(gè)內(nèi)核，將內(nèi)核例化到VHDL 或Verilog 源代碼中，并進(jìn)行行為級(jí)仿真驗(yàn)證。
實(shí)驗(yàn)4． 全局時(shí)序約束
采用約束編輯器來敲入全局時(shí)序約束.
實(shí)驗(yàn)5． 時(shí)序收斂
檢查時(shí)序報(bào)告并輸入專門路徑時(shí)序約束以滿足性能目標(biāo)。 |
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