 Signal Integrity for High-Speed Memory and Processor I/O |
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班.級.規.模.及.環.境 |
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為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限5人，多余人員安排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：深圳大學成教院/ 電影大廈(地鐵一號線大劇院站)【北京分部】：福鑫大樓/北京中山學院 【武漢分部】：佳源大廈（高新二路） 【南京分部】：金港大廈(和燕路)
【成都分部】：領館區1號（中和大道）
最近開課時間(連續班/周末班/晚班）：Signal Integrity for High-Speed Memory and Processor I/O：2025年12月15日..以質量贏得尊重節假日班火熱報名中.....實戰培訓......直播、現場培訓皆可....用心服務..............--即將開課----即將開課，請咨詢客服。 |
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學時 |
◆課時： 共6天,36學時
◆外地學員：代理安排食宿（需提前預定）
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作為最早專注于嵌入式培訓的專業機構，曙海嵌入式學院提供的證書得到本行業的廣泛認
可，學員的能力得到大家的認同。
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◆團體報名優惠措施：兩人95折優惠，三人或三人以上9折優惠 。注意：在讀學生憑學生證，即使一個人也優惠500元。 |
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.質.量.保.障. |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,培訓老師留給學員手機和Email,免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業機會。 ☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質。專注高端培訓13年，曙海提供的證書得到本行業的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
Signal Integrity for High-Speed Memory and Processor I/O
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 課程介紹 |
了解信號完整性技術以及如何應用于 Xilinx FPGA 和半導體存儲器間的高速接口。本課程將講述高速總線和時鐘設計，包括傳輸線終端、負載及抖動。您將采用CAD 工具包實現IBIS 模型仿真。本課程還包括管理PCB 和片上終端相關內容。 |
| 必備條件 |
?? 最好具有 Xilinx FPGA 設計經驗(或學過 FPGA 設計原理課程) |
| 課程概要 |
?? 信號完整性問題的領域界定
?? IBIS 模型
?? 使用合適的傳輸線終端
?? 了解負載對信號傳播的影響
?? 減小抖動的影響
?? 管理存儲器高速數據總線
?? 了解選擇 PCB 封裝效應
?? 片上終端和分立終端的區別 |
| 實驗介紹 |
Mentor 實驗
實驗1． 選擇合適的Mentor 仿真器
實驗2． 信號完整性動手實驗，觀察反射和傳播效應
實驗3． 使用IBIS 仿真器，研究基本的傳輸線效應
實驗4． 使用存儲的仿真信息進行功率計算并進行附加的時鐘仿真
實驗5． 觀察傳輸線的耦合效應
實驗6． 演示如何使用EBD 模型處理SDRAM 模塊
Cadence 實驗
實驗1． 選擇合適的Cadence 仿真器
實驗2． 分析一個簡單的時鐘網絡
實驗3． 多點時鐘網絡引起的信號完整性效應
實驗4． 交調分析
實驗5． 地址和數據分析 |
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